パワーMOSFET

まずトランジスタとして

p 型のボディの上に薄い酸化膜（50nm）を敷き、その上に電極（ゲート）を置く。 ゲートを正にすると、酸化膜を挟んだ真下の p 型表面から正孔が押しのけられて空乏層ができ、 さらに上げると今度は少数キャリアである電子が表面に集まって n 型に反転する。 この反転層が、n+ ソースと n− ドリフト層をつなぐ導線になる。閾値電圧 Vth はこの反転が起きる電圧。

反転層のシート伝導度は μ_ch·Cox·(Vgs − Vth) なので、 チャネル抵抗は R_ch = L_ch·P /(μ_ch·Cox·(Vgs − Vth))（単位面積あたり、P はセルピッチ）。 ゲート電圧はここにしか効かない。ゲートを上げてもドリフト層の抵抗は1Ωも下がらないので、 高耐圧デバイスほどゲート電圧を上げる効果は薄い。

なぜ縦型なのか

論理回路の MOSFET はソースもドレインも表面にある。パワーデバイスでそれをやると、 耐圧を担う長いドリフト領域を表面に横に寝かせることになり、面積を食う。 縦型では電流をチップの厚み方向へ流し、裏面全体をドレイン電極にする。 表面はチャネルの密度を稼ぐことだけに使い、耐圧はチップの厚みで稼ぐ。 このページの断面で、上の 2.6µm がトランジスタ、その下の数十µm が耐圧のための層である。

電界の三角形と台形

オフのとき、ボディとドリフト層の pn 接合が逆バイアスになり、空乏層がドリフト側へ伸びる。 空乏層の中には固定電荷（イオン化したドナー）だけが残るので、ポアソン方程式は dE/dx = q·Nd/εs、つまり電界は深さに対して直線になる。 接合で最大、空乏層の端でゼロ。この三角形の面積が印加電圧。

電界がその材料の臨界電界 Ec に達すると、加速された電子が格子に衝突して電子正孔対を生み、 それがまた加速されて…という雪崩（アバランシェ）が起きて電流が止まらなくなる。これが降伏。 三角形の高さが Ec、底辺が空乏層幅なので、

BV = εs·Ec² / (2·q·Nd)、そのときの空乏層幅 W = 2·BV/Ec

ドリフト層がこの W より薄いと、空乏層が先に n+ 基板にぶつかって止まる（パンチスルー）。 すると電界は三角形ではなく台形になり、同じ面積＝同じ電圧をより薄い層で受けられる。 実機の設計はほぼこちらで、意図的に薄くして底に濃い層を置く（フィールドストップ）。 Wd スライダを絞っていくと、右のパネルで三角形が台形に変わり、 耐圧が少しだけ下がるかわりにオン抵抗が目に見えて下がる。

臨界電界は濃度で少し動く

Ec は定数ではなく、濃度が高いほど空乏層が短くなり、なだれが育つ距離が足りなくなるぶん上がる。 Baliga の実験式で Ec = 4010·Nd^(1/8)（Si、V/cm）、 Ec = 3.3×10⁴·Nd^(1/8)（4H-SiC）を使っている。これを上の式に入れると

BV = 5.3×10¹³ · Nd^(−3/4)（Si）、BV = 3.0×10¹⁵ · Nd^(−3/4)（4H-SiC）

同じ耐圧なら SiC は約100倍濃いドリフト層でよい、というのがこの2つの係数の比の意味。

2.5乗則

ドリフト層のオン抵抗は抵抗率 × 厚さで、抵抗率は 1/(q·μn·Nd)。 耐圧に必要な最小の厚さが 2BV/Ec だから、

Ron·A = 4·BV² / (εs·μn·Ec³)

濃度依存を入れると Nd ∝ BV^(−4/3)、Ec ∝ BV^(−1/6)、 厚さ ∝ BV^(7/6)、抵抗率 ∝ BV^(4/3) なので、積は Ron·A ∝ BV^2.5。耐圧2倍でオン抵抗5.7倍、10倍で316倍。 1200V 級の Si MOSFET が実用にならず、そこが IGBT の領分だった理由がこの指数にある。

分母の εs·μn·Ec³ が材料の優劣を表す量（Baliga の性能指数）で、Ec が3乗で効く。 しかも同じ耐圧なら SiC は100倍濃いドリフト層を使えるので、その濃さのぶん Ec 自身がさらに上がる。 この2つが重なって、600V での理論限界は Si の1000分の1以下まで落ちる （このページの式では 53 mΩ·cm² に対して 0.03 mΩ·cm²）。 ただし Ec の実験式は高濃度側でやや楽観的で、 実機がここまで下がらないのは次節のとおりチャネル抵抗が先に効くためでもある。

ドリフト層以外の抵抗

断面の形からそのまま出る4つの区間を足している（すべて単位面積あたり、P はセルピッチ＝チャネル1本が受け持つ幅）。

• チャネル L_ch·P/(μ_ch·Cox·Vov)。ゲート電圧と表面移動度で決まる。
• ネック（JFET部） ρ·x_b·P/a_eff。 左右のボディに挟まれた首の部分。ここが厄介なのは、 ボディの空乏層が両側から首を締める点で、有効幅は a_eff = a − W(Vbi) と狭くなる。低濃度ほど空乏層が広いので、 高耐圧設計ほど首が細る。実機はここだけ濃い n 層を打ち込む（JFETインプラ）。
• 広がり ρ·P·ln((a_eff+y)/a_eff)。 ボディの底から下は、首の幅から45度で末広がりに広がるとして幅 a_eff + y で積分した。 対数が出るのは断面が線形に増えるから。
• 一様ドリフト＋基板 広がりきったあとは全面を使うので ρ×残りの厚さ。基板と接触は定数（0.7〜0.8 mΩ·cm²）とした。

この分解が効くのは、耐圧によって主役が入れ替わるから。 600V の Si（既定値）ではドリフト層が65%を占めるが、 同じ 600V の SiC ではドリフト層は1%未満に落ち、 チャネルが77%、基板が20%と、耐圧を担う層以外がほとんど全部になる。SiC の表面移動度が Si の1/10以下（30 cm²/Vs 程度）しかないためで、 「SiC にすれば無条件で数百倍良くなる」は低耐圧では成り立たない。 SiC が本当に効くのは 1200V 以上、ドリフト層が主役の領域である。

電流の解き方

チャネルを長チャネル＋速度飽和のモデル、 J = k[(Vov·Vc − Vc²/2)]/(1 + Vc/(Ec_ch·L)) で表し、 その先に直列抵抗（ネック・広がり・ドリフト・基板）をつないで Vds = Vc + J·R_series を Vc について二分法で解いている。 速度飽和を入れないと飽和電流を3倍以上過大に見積もる。 飽和点は dJ/dVc = 0 から Vc_sat = E·(√(1+2Vov/E) − 1)（E = Ec_ch·L）。

直列抵抗は一定として扱っている。実際には大電流でドリフト層内も速度飽和して抵抗が跳ね上がり （準飽和）、またネックが自分の電圧降下で狭まる。ここはモデルに入っていない。 降伏後の電流も形だけで、なだれ増倍を解いてはいない。

温度

移動度は格子振動で散乱される分が増えるため μ ∝ T^(−2.4) で下がる。 つまりオン抵抗は温度とともに上がる。175℃ では25℃の2倍以上になる。 損失が増えるので不利に見えるが、これは並列接続を安定させる。 片方に電流が偏ると、そちらが熱くなって抵抗が上がり、電流を吐き出す。負帰還がかかっている。 バイポーラの熱暴走と逆で、MOSFET を何個も並べて大電流を扱えるのはこの性質のおかげ。

SiC の表面移動度だけは温度とともに上がるようにしてある（T^(+0.6)）。 界面準位に捕らわれた電子が熱で放出されるためで、実測でもそうなる。 チャネルが支配的な低耐圧 SiC では、これがオン抵抗の温度係数を小さくし、並列の安定余裕を削る。

断面の描き方

深さ方向は非等尺で、上端から 2.6µm までのトランジスタ部を固定の高さに拡大している。 ドリフト層は左の目盛りが実寸だが、パネルに収めるためスケール自体を √(Wd) で緩めてある（45µm と 2.8µm の差は、そのままでは片方が数ピクセルになる）。 電界のパネルは同じ深さ写像を使っているので空乏層の端の位置は断面と一致するが、 面積＝電圧の関係は目安になる。

空乏層の中の + はイオン化したドナー（動かない）、中性領域には動ける多数キャリアを点で置いてある。 オンのときに流れる点は電子で、電流の向きはその逆。

点の速さはその場のドリフト速度に比例させてある。 n⁻ 層の電子濃度はどこでも Nd なので J = q·Nd·v、 つまり電流を変える手立ては速度しかなく、断面が細いところほど速い。 半セルの電流を I = J·P として、幅はネックで a_eff、 その下は45度で a_eff + 深さ、広がりきったら P。 既定値では一様部で 2.3×10⁵ cm/s 程度（飽和速度 10⁷ cm/s の2%）、 ネックはその4倍ほどになる。

ただし2つ嘘がある。ひとつは全体の倍率が対数であること。 電流は4桁動くので、比例させると低電流では止まって見え、大電流では残像になる。 もうひとつは反転層と n+ とソース電極の中で、 ここは電子の濃度が桁違い（反転層は面密度 3×10¹² cm⁻²、厚さ数nmなので体積では 10¹⁸〜10¹⁹ cm⁻³ 相当。金属にいたっては 10²³ cm⁻³）なので、 同じ物差しに乗せるとほぼ静止してしまう。基準の速さで描いている。 金属の中の電子が実際そういう速度（1秒に0.1ミリ程度）でしか動いていないのは本当のことで、 それでも電線がすぐ光るのは、電子が届くからではなく電界が伝わるからである。

この構造の続き

トレンチゲートは、ゲートを溝に埋めてチャネルを縦向きにする。 ネックが無くなり、セルピッチを 2µm 以下まで詰められるので、 チャネルとネックが支配的な低耐圧（〜100V）で圧倒的に有利になる。 ドリフト層が主役の高耐圧では効果が薄い。

スーパージャンクションは、ドリフト層に p 型の柱を縦に埋め込み、 横方向の空乏で電界を均一な台形にしてしまう。 電界が三角形でなくなるので上の 2.5乗則そのものが壊れ、Si でありながら 600V を 1/5 以下のオン抵抗で作れる。限界線の下に潜り込む唯一の方法が、材料を変えるか、構造で電界の形を変えるかである。

IGBT は裏面を p 型にして、ドリフト層に正孔を注入する（伝導度変調）。 高抵抗のはずの層を少数キャリアで満たして低抵抗にするので、 Si でも 1200V 以上で低損失が出せる。かわりに蓄えた正孔を掃き出すまで切れず、スイッチングが遅い。 SiC MOSFET が置き換えつつあるのは、まさにこの領域である。

このページに出てくる語を、断面図の上から順に。

構造

MOSmetal-oxide-semiconductor

金属（ゲート）・酸化膜・半導体を重ねた構造。酸化膜が絶縁体なのでゲートには電流が流れない。 電界だけで下の半導体の表面を操る。動かすのに電力が要らないのが、電流で駆動するバイポーラとの決定的な差。

ゲート酸化膜gate oxide

ゲートと半導体を隔てる SiO₂。このページでは 50nm 固定。 単位面積あたりの容量 Cox = 3.9·ε₀/tox が、同じゲート電圧で表面に何個の電子を呼べるかを決める。 薄いほど強く効くが、薄すぎると絶縁破壊する。

p ボディbody

ソースの下にある p 型の領域。この表面が反転してチャネルになる。 同時に、下のドリフト層との間に pn 接合をつくって耐圧を受け持つという二役。

n⁻ ドリフト層drift layer

ボディの下の、薄くドープした厚い層。オフのときは空乏化して電圧を支え、 オンのときは電流の通り道になる。このページはほぼこの層の話。

ネック / JFET部JFET region

隣り合うボディに挟まれた首。チャネルを出た電流はここを通って下へ降りる。 両側のボディから空乏層が伸びてきて幅を狭めるので、まるで JFET のように振る舞う。だからこの名前。

セルピッチcell pitch

チャネル1本が受け持つ横幅。この断面が横に繰り返して1チップになる。 詰めるほどチャネルの本数が増えてオン抵抗は下がるが、ネックも細くなる。

n+ 基板substrate

ドリフト層を成長させた土台のウェハ。濃くドープしてあるのでほぼ導体だが、 350µm と厚いので低耐圧デバイスでは無視できない抵抗になる（削って薄くする工程がある）。

プレーナ / トレンチ

ゲートを表面に平たく置くのがプレーナ（このページの形）、溝に埋めるのがトレンチ。 トレンチにはネックが無く、ピッチも詰められる。

動作

反転層 / チャネルinversion layer

ゲートを正にすると、p 型の表面から正孔が押しのけられ、やがて電子が集まって そこだけ n 型に反転する。この薄い層がソースとドリフト層をつなぐ導線になる。 厚さは数nmしかないが、電子の面密度は 10¹² cm⁻² 台と桁違いに濃い。

閾値電圧Vth

反転が起きるゲート電圧。これを超えるまでトランジスタはオンにならない。温度が上がると少し下がる。

空乏層depletion region

動けるキャリアが掃き出されて、動かない不純物イオンだけが残った領域。 電荷が残っているので電界が立つ。電圧を支えているのはこの層。

固定電荷

結晶に置き換わって動けない不純物。n 型ではイオン化したドナーが +、p 型ではアクセプタが −。 図の空乏層に並ぶ + がこれ。

ビルトイン電位Vbi

pn 接合に電圧をかけなくても最初からある電位差。Si で 0.9V 程度、SiC で 2.9V 程度。電圧0でも空乏層に幅があるのはこのため。

ドリフト速度

電界に押されて電子が進む平均の速さ。v = μ·E。 電界を上げてもどこまでも速くはならず、10⁷ cm/s 前後で頭打ちになる（速度飽和）。

線形領域 / 飽和領域

Vds が小さいうちは電流が Vds に比例して増える（線形＝オン抵抗として使う領域）。 Vds を上げていくとチャネル側が先に限界に達し、それ以上増えなくなる（飽和）。 スイッチとして使うぶんには線形領域しか使わない。

耐圧

耐圧BV / breakdown voltage

それ以上かけると降伏する電圧。デバイスの等級（600V品、1200V品）はこれで決まる。

臨界電界Ec

なだれ降伏が始まる電界の目安。材料で決まる値で、Si で 0.3 MV/cm 程度、4H-SiC はその約10倍。 パワーデバイスの優劣はほぼこの一点で決まる。

アバランシェ降伏avalanche

強い電界で加速された電子が原子に衝突して新しい電子正孔対を叩き出し、それがまた加速されて…と雪崩式に増える現象。 電流が止まらなくなる。

パンチスルー / フィールドストップ

空乏層が基板まで届ききった状態。電界の形が三角形から台形になり、 同じ厚さでより高い電圧を受けられるので、実機はわざとこう設計して層を薄くする。

エッジターミネーション

チップの端の処理。接合が曲がっているところは電界が集中して、平らなところより先に降伏する。 そこを何段かの構造でなだらかにする。このページは中心のセルだけを見ているので入っていない。

抵抗と材料

オン抵抗Ron·A

オンのときの抵抗にチップ面積を掛けた値（mΩ·cm²）。 チップを2倍にすれば抵抗は半分になるので、生の Ω では設計の良し悪しが比べられない。面積で割ってはじめて材料と構造の勝負になる。

抵抗率ρ

1/(q·μn·Nd)。薄くドープするほど（＝高耐圧にするほど）大きくなる。単位は Ω·cm。

移動度μ

電界に対する電子の動きやすさ。結晶の中を進むバルク移動度（Si で 1400 程度）と、 酸化膜との界面を這うチャネル移動度は別物で、後者はかなり落ちる。 SiC のチャネル移動度は 30 程度しかなく、これが低耐圧 SiC の足を引っ張る。

電流密度A/cm²

単位面積あたりの電流。オン抵抗と同じく、面積で割らないと比較にならない。

4H-SiC炭化ケイ素

Si と C が1対1で並んだ結晶。積み方の違いで何種類もあり、パワーデバイスに使うのは 4H 型。 バンドギャップが Si の3倍あり、臨界電界が約10倍。

Baliga の性能指数BFOM

εs·μn·Ec³。理論限界のオン抵抗がこの逆数に比例するので、 パワーデバイス材料としての優劣がこの1つの数で並ぶ。

スーパージャンクション

ドリフト層に p 型の柱を縦に埋め込み、横方向の空乏で電界を均一にする構造。 電界が三角形でなくなるので 2.5乗則そのものを外れる。Si の CoolMOS などがこれ。

IGBT

裏面を p 型にして、ドリフト層に正孔を注ぎ込む（伝導度変調）。 高抵抗の層を少数キャリアで満たして無理やり低抵抗にするので、Si でも高耐圧で低損失が出せる。 かわりに、切るときにその正孔を掃き出すまで電流が消えない。

準飽和quasi-saturation

大電流でドリフト層の中も速度飽和し、オン抵抗が跳ね上がる現象。 このページのモデルには入っていない（直列抵抗は一定として扱っている）。